設計方法

  為使設計消耗最小的動態功耗，可采用優化的算法來降低多余和無意義的開關活動，例如具有許多不同狀態的狀態機。一個二進制編碼的狀態機將通過觸發器產生多個比特并形成組合邏輯，采用格雷碼或One-hot編碼可降低從一個狀態到另一個狀態的開關次數。同時工程師在實現降低功耗的目標時，需要平衡格雷碼所需的額外組合邏輯，或One-hot編碼所需的附加觸發器。

  數據保護和操作數隔離是另一種降低功耗的技術。在這種技術中只要沒有輸出，數據路徑算子的輸入都會保持穩定。輸入的開關行為會波及其它電路，因此即使在忽略輸出的情況下也能消耗功率，例如某個集成了基本算術邏輯單元（ALU）的設計。通過保持輸入的穩定性（停止開關），開關動作的數量就能得到減少。這種方法為每個模塊的輸入端提供了保護邏輯（觸發器和/或門電路），減少了開關動作，從而降低了系統整體的功耗。

  在時鐘網絡上減少開關動作也可大幅降低功耗。多數可提供獨立全局時鐘的FPGA是分割為幾部分的，若一個設計間歇地采用部分邏輯，就可關掉其時鐘以節省功耗。最新FPGA中的PLL可禁止時鐘網絡并支持時鐘轉換，因此既可關掉時鐘也可轉換為更低頻率的時鐘。更小的邏輯部分能夠潛在地使用本地/局域時鐘來替代全局時鐘，因此不必使用不相稱的大型時鐘網絡。

  對易受干擾的設計而言，減少意外的邏輯干擾可大幅降低動態功耗。意外干擾是在組合邏輯輸出時產生的暫時性邏輯轉換。減少這種效應的一個方法是重新考慮時序設計，以平衡時序關鍵路徑和非關鍵路徑間的延遲。用戶可在軟件工具的幫助下應用這種方法，例如某軟件可通過組合邏輯移動寄存器的位置，以實現平衡時序。另外一種方法是引入流水線結構，以減少組合邏輯深度，流水線還有助于增加速度。第二種方法對無意外干擾設計的效果不明顯，相反還可能增加功耗。

  功率分析工具

  方便快捷的精確功率估算工具，不僅有助于設計工程師對功率進行定量評估，同時也有助于加快產品設計進度。如果在初期功率評估工具和數據表中沒有實際數據，設計工程師就不能在設計階段走得更遠。獲取初期評估數據工具，可使設計人員在設計開始之前就進行功率估算。此外作為設計規劃，工程師可將布局和布線設計加載到更精確的功率評估持續當中，從而得到一個更精準的功耗描述。最好的評估工具可使仿真文件無縫集成到電源工具中，因而能夠獲得開關功率的精確描述；若不能進行仿真，則該工具也能自動給出FPGA設計的評估參數。

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