FPGA的功耗高度依賴于用戶的設計，沒有哪種單一的方法能夠?qū)崿F(xiàn)這種功耗的降低，如同其它多數(shù)事物一樣，降低功耗的設計就是一種協(xié)調(diào)和平衡藝術，在進行低功耗器件的設計時，人們必須仔細權衡性能、易用性、成本、密度以及功率等諸多指標。

  目前許多終端市場對可編程邏輯器件設計的低功耗要求越來越苛刻。工程師們在設計如路由器、交換機、基站及存儲服務器等通信產(chǎn)品時，需要密度更大、性能更好的FPGA，但滿足功耗要求已成為非常緊迫的任務。而在消費電子領域，OEM希望采用FPGA的設計能夠?qū)崿F(xiàn)與ASIC相匹敵的低功耗。

  盡管基于90nm工藝的FPGA的功耗已低于先前的130nm產(chǎn)品，但它仍然是整個系統(tǒng)功耗的主要載體。此外，如今的終端產(chǎn)品設計大多要求在緊湊的空間內(nèi)完成，沒有更多的空間留給氣流和大的散熱器，因此熱管理、功率管理繼續(xù)成為FPGA設計的一個重要課題。

  采用FPGA進行低功耗設計并不是一件容易的事，盡管有許多方法可以降低功耗。FPGA的類型、IP核、系統(tǒng)設計、軟件算法、功耗分析工具及個人設計方法都會對產(chǎn)品功耗產(chǎn)生影響。值得注意的是，如果使用不當，有些方法反而會增加功耗，因此必須根據(jù)實際情況選擇適當?shù)脑O計方法。

  FPGA設計的總功耗包括靜態(tài)功耗和動態(tài)功耗兩個部分。其中，靜態(tài)功耗是指邏輯門沒有開關活動時的功率消耗，主要由泄漏電流造成的，隨溫度和工藝的不同而不同。靜態(tài)功耗主要取決于所選的FPGA產(chǎn)品。

  動態(tài)功耗是指邏輯門開關活動時的功率消耗，在這段時間內(nèi)，電路的輸入輸出電容完成充電和放電，形成瞬間的軌到地的直通通路。與靜態(tài)功耗相比，通常有許多方法可降低動態(tài)功耗。

  系統(tǒng)結構、IP和I/O

  采用正確的結構對于設計是非常重要的，最新的FPGA是90nm的1.2 V器件，與先前產(chǎn)品相比可降低靜態(tài)和動態(tài)功耗，且FPGA制造商采用不同的設計技術進一步降低了功耗，平衡了成本和性能。這些90nm器件都改變了門和擴散長度，優(yōu)化了所需晶體管的開關速率，采用低K值電介質(zhì)工藝，不僅提高了性能還降低了寄生電容。結構的改變，如增強的邏輯單元內(nèi)部互連，可實現(xiàn)更強大的功能，而無需更多的功耗。Stratix II更大的改變是采用了六輸入查找表（LUT）架構，能夠通過更有效的資源利用，實現(xiàn)更快速、低功耗的設計。

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