數字基帶部分的設計在Altera公司的EP1C6Q240FPGA上實現。經過對協議內容的深入研究，實現標簽數字部分采用Top-down的設計方法，首先對電路功能進行詳細描述，按照功能對整個系統進行模塊劃分；再用Vexilog硬件描述語言進行RTL代碼設計。數字基帶結構它包括譯碼模塊、循環冗余校驗（CyclicRedundancyCheck，CRC）校驗模塊、狀態機模塊、CRC產生模塊、存儲器、編碼模塊和時鐘分頻模塊。譯碼模塊接收模擬部分解調出的命令信號，根據協議中規定的命令格式將信號譯碼成標簽數字部分可識別的二進制數據，并發送到CRC校驗模塊和狀態機模塊。CRC校驗模塊對收到的命令進行完整性校驗，若確認為有效命令，則觸發狀態機模塊，控制標簽執行相應操作，如讀寫存儲器、防沖突控制等。處理完成后，則將要發送的數據送至CRC：產生模塊產生相應的CRC校驗碼，然后將要發送的數據和校驗碼一起送至編碼模塊，最后由編碼模塊以特定的脈沖形式發送給模擬部分進行處理后，再采用射頻技術發送給讀寫器。

  4 測試結果

  QuartusⅡ6.0是AlteraFPGA/CPLD的綜合性集成設計平臺。該平臺集成了設計輸入、仿真、邏輯綜合、布局布線與實現、時序分析、芯片下載與配置、功率分析等幾乎所有設計流程所需的工具。VerilogHDL程序在QuartusⅡ6.O環境下編譯、仿真和下載，板級標簽經過總體設計、PCB板設計與實現、代碼設計、仿真與下載，以及系統調試后，能夠與支持ISO18000-6C標準的讀寫器（Cetc7RlidReaderV1.O）進行通信，快速準確地收發信息，并實現防沖突功能。圖3顯示板級標簽能夠解碼來自閱讀器的命令信息，在狀態機的控制下，正確地輸出FM0編碼信號。圖4顯示板級標簽能夠支持ISO18000-6C標準的閱讀器正確讀取（讀取到的EPC碼與標簽一致），讀取效果良好（73次/10s），讀取性能穩定。測試表明，板級標簽能夠實現ISO18000-6C標準中的讀寫功能，標簽工作性能穩定，可靠性都能達到預期的效果。

  5 結語

  根據ISO18000-6C標準，采用EP1C6Q240FPGA以及模擬射頻分立元件，經過總體設計、PCB板設計與實現、代碼設計、仿真與下載，以及系統調試后，完成了基于FPGA的板級標簽的軟、硬件設計與實現。該系統通過測試，已能夠正常工作，讀寫性能優異，并實現了防沖突功能。在此基礎上可以進一步提高其安全性和可靠性，所設計的標簽數字電路RTL代碼能夠直接應用到標簽芯片開發中，為下一步設計出符合該標準的電子標簽芯片提供了有力的保證。

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