每個周期分頻N+10-n.X，其電路雙模前置小數分頻器電路由÷N/N+1雙模分頻器、控制計數器和控制邏輯3部分組成。當a點電平為1時，進行÷N分頻；當a點電平為0時進行÷N+1分頻。適當設計控制邏輯，使在10n個分頻周期中分頻器有X次進行÷N+1分頻，這樣，當從fo輸出10n個脈沖時，在fi處輸入了X.（N+1）+（10n-X）。N個脈沖，也就是10n.N+X個脈沖，其原理如圖1所示。

  3 小數分頻器的Verilog-HDL設計

  現通過設計一個分頻系數為8.7的分頻器來給出使用VerilogHDL語言設計數字邏輯電路的一般設計方法。這里使用÷8／9雙模前置分頻器，按照前面的分析，可以通過計數器計數先做3次8分頻，后做7次9分頻，即可得到平均分頻系數8.7。由于從N分頻切換到N+1分頻和從N+1分頻切換到N分頻都會產生一個隨時間增長的相位移，如果簡單的先進行3次8分頻后做7次9分頻將會產生很大的相位波動?？紤]到該小數分頻器要進行多次8分頻和9分頻，那么就設法將兩種分頻混合均勻，這種“均勻”工作是通過計數器來完成的，在這里只討論一位小數的情況，下面簡要介紹這種混合的方法：

  每進行一次分頻，計數值為10減去分頻系數的小數部分，各次計數值累加。若累加結果小于10，則進行N+1分頻，若大于10或等于10，則進行N分頻。該例中計數值為（10－7）＝3，前3次累加結果都小于10，所以為9分頻，第四次累加結果為12，則去掉十位數后累加結果變為2，同時進行8分頻，表1給出了該分頻器的分頻過程。

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