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1.5.4 VHDL 語言
VHDL語言是一種用于電路設計的高級語言。它在80年代的后期出現。最初 是由美國國防部開發出來供美軍用來提高設計的可靠性和縮減開發周期的一種使 用范圍較小的設計語言。由于它在一定程度上滿足了當時的設計需求，在1987 年成為ANSI/IEEE的標準（IEEE STD 1076-1987) (87版）。1993年更進一步修訂， 變得更加完備，成為ANSI/IEEE的ANSI/IEEE STD 1076-1993標準（93版），VHDL(Very High Speed Integrated Circuit Hardware Descriptiong Language)中文就是超高速集成電路硬件描述語言。它的應用主要是應用在數字電路的設計中。目前，它在我國的應用多數是用在 FPGA/CPLD/EPLD的設計中。當然在一些實力較為雄厚的單位，它也被用來設計 ASICOVHDL語言的特點
(1)允許采用不同的設計方法和描述風格（Top-down,Bottom-up)；
(2)獨立于器件的設計，與工藝無關（TechologyIndependent)；
(3)抽象層次多（Behavioral/RTL/Logic)；
(4)易于交流，便于管理，設計資源共享；
(5)促使形成其他標準（WAVES,VITAL, Analog VHDL)。
VHDL語言與其它高級語言區別體現在：VHDL語言的語句很多是并發語句；高 級語言描述的是數字模型（算法）和控制動作、控制行為，而VHDL語言所描述的 是硬件電路的功能；高級語言最終目的是實現希望的控制流，而VHDL語言最終目 的是要造成硬件電路。

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